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- 绪论
开关装置一个势垒，易失性；存储装置两个势垒构成势阱，不易失
特征尺寸=最小相邻线间距的一半
90nm之后，特征尺寸 > 技术节点数
- 结构
Si的晶格结构是面心立方嵌套形成正四面体结构，晶格常数5.431A
- 半导体特性
电阻率介于绝缘体和导体之间，且随温度、光照强度上升而下降
两块不同的半导体，或者半导体与导体之间存在整流特性
室温下，半导体中电子大部分被共价键束缚，只有少数电子（Si，）可以通过热运动摆脱束缚成为自由电子，这些通过热运动产生的自由电子称为本征载流子
- 掺杂
N型：掺入P等五族元素，产生自由电子，并留下带正电的原子核，称为施主杂质（提供电子）。
P型：掺入B等三族元素，产生空穴，并留下带负电的原子核，称为受主杂质（接受电子）。
两种掺杂均存在时，半导体类型取决于浓度高的一方
- 能带论
单电子在原子核外离散的能级上运动。而当多个原子互相靠近时，因为泡利不相容原理，原来相同的轨道分裂成两个相近的轨道。当原子数量很多的时候，形成能带。能量从低到高：价带，禁带，导带。
绝缘体禁带宽度很大，导体禁带宽度为0，而半导体介于两者之间
价带上电子多，而导带上是摆脱原子束缚的电子，数量比较少。一个电子从价带跃迁到导带，并在价带上留下空穴，称为产生(generation)；导带电子跃迁回到价带并填充价带中的空穴，称为复合(recombination)。LED发光就是利用复合过程放出的能量。
杂质能级位于禁带中，减少电子跃迁需要的能量。施主能级（N型）靠近导带，电子更容易从杂质能级跃迁到导带，产生自由电子。受主能级（P型）靠近价带，电子更容易从价带跃迁到受主能级，在价带中产生空穴。而NP掺杂同时存在时，出现杂质补偿，是因为施主能级上的电子容易跃迁到受主能级上，补偿其中的空穴。
- 热平衡与费米能级
产生率等于复合率时，电子数目和空穴数目在总体上保持恒定，即载流子数量宏观上恒定，可以求出电子在不同能量上分布的概率的函数。费米能级为电子最概然能量，大致代表系统整体的能量高低。两个不同费米能级的系统组合成一个系统时，电子会从费米能级高的地方流向费米能级低的地方，使得系统能量整体降低。
本征半导体的费米能级在禁带中央，N型半导体的费米能级在禁带上半部分，P型半导体的费米能级在禁带下半部分。重掺杂时，费米能级可能进入导带或价带，形成简并半导体。
无论掺杂与否，电子浓度n与空穴浓度p都满足：,ni为本征载流子浓度，该方程称为热平衡方程。
电中性条件：，ND和NA可以人为决定，与热平衡方程联立即可解出半导体中自由电子和空穴的分布。
如果是非平衡态（如，光照），载流子浓度之积np大于，，则过剩载流子浓度按指数衰减。
- 载流子的运动
漂移运动：在电场作用下的定向运动。在半导体中，电子在电场作用下并不会一直加速，速度会饱和。迁移率
扩散运动：载流子从高浓度区向低浓度区的运动叫做扩散。扩散的本质原因是粒子的热运动。扩散电流的密度与载流子的梯度成正比。.
- 结
一个势垒阻碍电子通过。但是无论如何，电子都有几率通过量子隧穿越过结。
分类：欧姆接触，对电子没有任何阻碍；扩散势垒，电子在较高能量下才能通过；量子势垒，电子在较低能量下可以隧穿过去
PN结势垒的形成：单独的P型和N型半导体有各自不同的费米能级，两者变成一体的时候，发生扩散补偿，只能有一个费米能级，因此会使得N、P型半导体的价带和导带发生抬升和下降。注意，这种扩散只在界面附近发生，而不改变远处N、P型半导体的能带结构。
当PN接触后，N型区域的电子向P型区域扩散，于是N型区带正电，P型区带负电，形成由N→P的电场，使电子有从P区向N区漂移的趋势，阻碍电子进一步扩散。当稳定后（电子扩散=电子漂移），在空间耗尽区形成内建电场。xn和xp的厚度与掺杂浓度有关，掺杂浓度高的一边宽度小。
如果正向偏置：内建电场被削弱了，于是电子进一步从N区扩散到P区，于是形成P→N的电流。（电子扩散>电子漂移）
如果反向偏置：内建电场被增强了，电子漂移>电子扩散，但是由于P型区电子数目很少，没有多少电子能从P区漂移到N区，故没有电流。
隧穿和击穿：当PN结上反向电压进一步增加，势垒进一步升高，P型的价带可能被抬升超过N型的导带，此时会发生隧穿，形成较大的隧穿电流。如果电压更大，P型区的电子加速后与晶格发生碰撞，撞出更多的电子，产生雪崩效应，巨大的焦耳热可以直接将晶格融化。
- 肖特基接触（金属-半导体）
半导体上必须要有金属引出导线。因此会有金属-半导体接触。
金属-P型，则金属为N级；
金属-N型，则金属为P级。
如何形成欧姆接触？
1.半导体高掺杂，降低势垒宽度，使电子容易隧穿
2.选用电子势垒低的金属材料
- MOS电容
根据外加偏置，MOS电容分为四种工作状态：积累、平带、耗尽、反型
- 金属（Gate）加负电压。金属中产生负电荷，P区积累空穴（多数载流子）
- 金属不加电压。没有电荷。
- 金属加正电压。P区的自由电子（少数载流子）被吸引到表面。先是排斥表面空穴，受主杂质接受电子带上负电，处于耗尽区；进一步，当空穴被耗尽，表面就主要为自由电子，与衬底的多数载流子相反，因此称为反型区。
优点：通过外界电场控制半导体衬底上的电荷和类型（正向偏置与衬底同性，反向偏置与衬底异性）；电容在表面，容易做得很大
- MOSFET结构
衬底为P型的称为NMOSFET（栅极可以看成N），衬底为N型的称为PMOSFET（栅极可以看成P）。PMOS在栅极上加个圈❓
当在栅极和衬底间加正向偏置的电压，在衬底表面产生反型，即能导电的自由电子。等效电路：两个PN结和可变电阻并联。只要源和漏对衬底保持正电压，就不会有电流从衬底下方通过。
- MOSFET工作
- 栅-源电压（Vgs，转移曲线）
- 漏-源电压（Vds，输出曲线）
在亚阈区（截止区）Ids随Vgs指数增长，在Vt之后，Ids随Vgs线性增长。
亚阈值摆幅(Sub-threshold swing)：在亚阈区电流增长的快慢，用于刻画一个器件需要多少能量才能让它开启
短沟道器件会使得亚阈区电流增大，从而功耗会上升
跨导值刻画源漏电流对栅电压变化的灵敏程度
- CMOS电路
互补场效应晶体管，不工作的MOS管处于截止状态，没有静态功耗
例子：反相器
反相器的截面图
左边对应下方NPN型MOS管，右边对应上方PNP型MOS管，最左、最有两个P+和N+应该是用来控制衬底的电压形成欧姆接触的（？
进一步扩展，所有逻辑门电路都可以形成对称的上拉网络和下拉网络，保证仅有一个网络在稳态下导通
- 等比例缩小的挑战
短沟道效应：关断电流增大
隧穿电流：为了增大栅电容，尝试把氧化层变得更薄，导致隧穿的发生
源漏穿通：源级和漏极的耗尽区靠在了一起
随机涨落让器件难以复制：当器件尺度小到原子个数可数的时候，掺杂原子乃至电子的数量变化都会导致器件性能的变化
- DRAM(Dynamic Random-Accessed Memory)
利用电容存储数据，横纵坐标分别为字线和位线
写(Write)：字线高电位，T开启，位线对C充电，直到C上电压上升至“1”电位
保持(Hold)：字线低电位，T关闭，C上电荷保持；（非理想泄露电流使得C流失）
读(Read)：字线较高电位，T开启，C对位线放电，直到C上电荷流失，通过放电量判断01
刷新(Refresh)：过一定时间，对C重新充电，以防止电荷流失
- SRAM(Static Random-Accessed Memory)
六个MOS管构成一个基本单位，通过MOS管自锁双稳态存储
- 闪存(flash memory)
浮栅中的电荷情况会影响到下方MOS管的阈值电压。通过量子隧穿向浮栅中注入电子或者空穴，好处是隧穿只有在高电压下才能发生，当电压降低后器件能自动保持。
- 芯片制造流程
定义芯片功能，芯片行为描述，行为仿真，逻辑设计，门级仿真，版图设计，制造掩膜版，将电路图形转移到半导体材料上，测试后进行封装
- 光刻技术(Photolithography)
- 光刻胶：受到特定波长光线作用后，溶解度发生改变
- 掩膜版：很娇气
- 光刻系统：光源、透镜组（光刻精度）、对准系统（对准精度）
关键：光刻胶、掩膜版、光刻系统
流程：涂胶、前烘、曝光、显影（溶解）、坚膜
正胶是光照后溶解；负胶是光照后不可溶。一般留下的区域比较少，如果掩膜版透光区域太少，因为衍射等效应会影响图形清晰度，所以基本用的是正胶。
- 光刻技术的性能指标
- 光刻精度(resolution)（分辨率）
- 对准精度（前后两次光刻图形对准的精度，与机械精度有关）
- 产出率（最重要，至少在每小时50片以上）
集成电路中最小的特征尺寸，Half-pitch。DRAM存储电路以第一层相邻金属线间距为Pitch，Logic逻辑电路以相邻栅线条的间距为Pitch（这种pitch也叫CPP，Contacted Poly Pitch）。
栅长：电流方向上栅极的长度。栅长是不能完全等比例缩小的，在65nm节点以后，节点数与栅长不再严格相等，只是简单的数字代号。（三星的10nm甚至不如Intel的14nm）
影响因素：，为了提高分辨率，可以减小lambda或者增加数值孔径（NA），后者可以通过增加物镜和目标之间介质的折射率来实现（浸润式光刻机）。然而，增加NA会破坏DOF，即移动硅片仍然可以获得聚焦的距离。
容错极限一般为最小线宽的1/3
- 光刻技术发展路径
- 湿法腐蚀
TMAH对不同晶格结构的Si有各向异性的刻蚀速度
去除光刻胶
- 干法刻蚀
用强电场把反应气体等离子体化，进而轰击衬底表面发生反应。反应产物一些为气态，可以抽走，也有一些产物会附着在表面钝化，阻止刻蚀进一步进行
- 刻蚀工艺的参数
- 刻蚀速率
- 刻蚀偏差
- 选择比
- 诱导损伤
刻蚀速率通常不是恒定的。
看起来最理想的状态是Just Etch，即刚好在停止层上停下来，但是这需要停止层非常平整，而且停止层材料很有限
Partial Etch看起来也不错，但是不同位置刻蚀气体的行为往往各异，难以控制
实际工业中最常用的是Over Etch
刻蚀之后，线宽会发生变化，一般是因为横向钻蚀和光刻胶的边缘损失
S = 被刻蚀材料刻蚀速率 / 掩膜材料刻蚀速率
通过产物的检测可以进行刻蚀终点的检测
等离子体的电荷在敏感部位大量具体，可能造成强电场击穿
- 淀积工艺
薄膜：尺度(um ~ A)远小于衬底尺度(100um)
基本原理：反应物分解为气态分子→反应吸附形成小晶核→岛生长→岛合并成连续膜
化学气相淀积(Chemical Vapor Deposition, CVD)
原子层沉积(Atomic Layer Deposition, ALD)
物理气相淀积(physical vapor deposition, PVD)
• 电子束蒸发(evaporation) 高温蒸发靶材料，覆盖率较差
• 溅射(sputtering) 用高动能粒子轰击靶材料，溅射出靶原子，靶原子在目标表面凝聚成膜
分子束外延(Molecular Beam Epitaxy, MBE)
靶原子一个个到达材料表面之后移动到与晶格适配的位置，与原晶格结构匹配
针孔：薄膜形成过程中由于衬底表面附着的尘埃、颗粒等污染物使得局部成膜不连续形成的针孔状缺陷
- 离子注入
对半导体局部区域进行特性改造，可以使结深更小，配合器件尺寸的缩小
描述离子注入靶材料后的行为：LSS理论
沟道效应：离子沿晶轴方向注入时，与原子核发生大角度散射几率较低，可以达到比随机散射更远的射程，因此采用偏角注入，可以抑制沟道效应
晶格损伤：靶原子从碰撞过程中获得足够大的能量以后，将挣脱其他晶格原子的束缚，离开晶格位置进入“晶格间隙”，同时在原来位置上留下一个空位
- 扩散工艺
间隙扩散的成功率远大于替位扩散
扩散形式：退火。用短暂的高温使偏离晶格位置的原子回到原位，修复晶格损伤。时间要尽量短，防止掺杂物质大幅扩散破坏原本的浓度分布
- 运算放大器
输入特性：虚断
输出特性：强电压，不受负载影响
转移特性：差分放大，，A很大因此工作于放大区时v-约等于v+。输出电压最大值受限于供电电压
应用1：差分信号传递，消除噪声干扰
应用2：比较器
- 同向放大器
运放工作于放大区，平衡时（若Vo受正扰动，则v->v+，Vo向负向变化）从而：
- 减法电路
平衡时，，从而：
- 加法电路
平衡时，，，从而：
- 微分电路
，从而：
- 积分电路
，从而：
- 复阻抗
- 频率响应与滤波器
- 低通&高通滤波器
- 带通滤波器
|H(w)|随w的增大而减小，减小速率与RC乘积有关，RC乘积越大减小得越快。|H|=0.7处称为截止频率
取电容C上的电压得到低通滤波器，反过来取电阻R上的电压就得到高通滤波器
当时，并联区域的阻抗将会趋于无穷，这也就意味着H(w)趋于1；当w较大或者较小的时候，|Z并|都会比较小，从而实现中间频段的通过，两边频率截止
如果需要让滤波器的选择能力更强，需要多级电路（多个CL）
滤波器可以跟放大器结合，避免负载对滤波器性能的影响
- 高频载波：把信号放到高频上。解码时不是除个载波，而是再来一个载波，分裂成基段和两倍高频两个信号
- 数字电路
门电路的输出端不能直接用导线连接！
组合逻辑Vs时序逻辑（输出与之前一刻的输出有关系）
置位端S令Q=1；复位端R令Q=0。不允许RS同时为1！！
带时序的触发器：
当CLK=1，Q随D的变化而变化⇒相机“取景”；当CLK=0，Q保持⇒相机“拍照”
在下跳沿取样信号（锁存和保持）；上跳沿恢复取景（跟随）
跟随的那部分能不能也保持？可以
一个假设：D的信号传到后级 比 CLK传到后级慢。当CLK下跳，前级保持，后级跟随但是输出不变；当CLK上跳，后级先取景，取到前级的静止画面，前级开始跟随。前级+后级构成下跳沿触发的D触发器，在下跳沿时拍照
计算机的时钟（主频）：用一个统一的时钟，在两个下跳沿之间所有元件一起运算，在下跳沿到来前所有元件保持静态，从而减少互相之间的干扰
- 时钟
“自激”：只要信号回传的衰减倍数<放大倍数，那么信号就会被不断地放大，形成发散的正反馈
自激正弦发生器：正反馈+带通滤波器，当电路中有噪声，只有某个频率的信号会不断被放大并正反馈
晶振：石英。既有稳定的机械振动频率，又有压电效应，而且不同切割方式会有不同的本征频率，从而能实现机械能和电能的互相转化，相当于一个带通滤波器。
计数/分频器：可以轻松把频率变成
如果把CLK1~CLKN依次作为二进制的低~高位，实际上就实现了计数器的功能
这个电路是异步电路（不仅是频率不同，在实际情况下还有延迟）。把各器件CLK输入信号一致的电路称为同步电路，反之称为异步电路。
如何实现任意整数倍的分频呢？观察有限状态机：原来是跳八拍为一个周期，现在只要它不跳完一整个周期就行。例如要实现5分频，在跳到101之后（用一个大与门判断）立马全局复位，跳回到000（这个跳跃不花费一步），于是走一圈只用5步。T触发器加一个R只要在其内部触发器的R端加一个输入即可实现。
缺点：这个电路会出现一些危险的“毛刺”
为了实现10分频，先2后5和先5后2有区别吗？一般放一个二分频在最后，这样能保证0和1的总时长一致。
同步分频电路：
- 电源适配器
当电源电压处于上升段时，二极管导通。
当负载无穷大时，电容电压为当前最大电压，可以作为峰值检测电路。
加入运放的同向放大电路，可以方便地调节稳压的电压，而且负载不影响电路功能。运放的电源默认使用经过整流滤波但是没有稳压的电压，好的运放可以应对其电源电压的小抖动。
飞行电容：降低适配器消耗的功率，因为电容不需要发热消耗能量。两个开关交替（由逻辑电路控制），电容从电源拿一些电荷，再向负载输送一些电荷，这个过程中只有开关消耗能量。
飞行电容甚至能实现电压的提升、取反。
也可以用电感：
- LED
正向导通时发光，光强正比于电流
稳压源+电阻当然可以形成稳定电流，但是直接用稳流源则效率更高（可以用FET或者放大器实现）
- 光电二极管
输出曲线向下移动，工作在第四象限时可以作为电源向电路提供能量（因为UI<0，消耗能量<0）
- 计算器
重要结构：多个D触发器依次相连，时钟连在同一根线上（因此为同步电路，制造时要求CLK信号同时到达所有触发器），则时钟每个上跳沿会使每个触发器把数据传递到下一个触发器
键盘扫描：用晶振+首尾相连的触发器⇒4个不同的信号，在不同的位置为高电平。同一列加载同一种信号，每一行引出一根线检测信号。
移位寄存器：8个D触发器同CLK，依次相连，每次CLK上跳沿会使其中存储的数据右移一位（最前面输入0，最后面的触发器输出余数）。如何左移？在触发器的输入端加一个选择电路，SEL=0和1分别对应触发器的两种连接顺序，每次CLK上跳沿会使其中存储的数据左移一位（最前面输入0，最后面的触发器输出溢出）。
再加入关于LD的选择电路。当LD=1，锁存Din；当LD=0，按照上述功能左移或者右移
加法器：A+B+CI（前一位进位）→S（本位）+CO（进位），构成全加器。为了实现减法，把减数表示为补码（取反+1），利用溢出进行计算。实现时，只需要加入一个输入信号Sub与B异或即可，Sub=1即取反
问题：连续进位的时候，信号会依次跳变，可能需要很长一段时间（相对于电路的运算速度而言）
累加器：加法器运算先完成，在寄存器输入等CLK上跳沿才存入寄存器
时序：又加入了一个Sel，可以实现累加
乘法：14*5=(14<<2)+(14)，多次移位+加法
（数值）比较器：比较两个二进制数哪个大。低位的级联信号来自于高位的比较结果
除法：多次减法，够减就减
- 计算机架构
依次进行：取出指令、指令译码（控制器，把指令翻译为控制运算器的信号）、执行指令（运算）、输出写回（存储结果）
可以通过流水线工作方式提升单位时间内的效率，通过进一步切分指令（Intel），可以接着提高效率，同时提高时钟频率。然而，分支结构必须等待前序执行结果，导致流水线失效。
- 键盘
通过CLK和Data两路向主机发送信号，Start+data+P+Stop。键盘上的按键是一个个扩展的，所以一个按键可能需要9个字节来表示（每次扩展，最好的方式就是加上一位）。
- 鼠标
机械鼠标（光栅轮）→光学鼠标（通过桌面漫反射图像的变化）
- 通信
串行通信（同步&异步，在一根线上依次传输数据）&并行通信（在多根线上同时传输多个bit）
并行通信受干扰多，且并行数据容易出现时间错位。因此大范围通信都用串行通信
串并转换用移位寄存器即可
- 存储
ROM：
- 作者:XiaoTianyao
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